System Validation
驗證設計的功能行為是設計和驗證流程中的關鍵步驟。真正的難點在于如何對設計進行真實的驗證。通常的做法是通過仿真等手段，而并非在實際環境中驗證。例如： 利用仿真可以對部分模塊進行評估，因為它不能涵蓋多個 IP 一起協同工作，這種不準確的方式可能會導致嚴重的錯誤。為了全面的了解設計的行為模型，待驗證的 設計需要在實際的硬件上運行。即使這樣做了，在執行過程中也可能因為速度過慢而不能達到實時驗證的需求。為了克服這些問題，設計者門已經開始建立他們自己的 FPGA 原型驗證環境，以確保設計行為的速度。但是自己在公司內建立原型系統往往因為自身的局限而變得很棘手。
除了透過原型驗證系統，進行硬體在環（hardware-in-the-loop）的系統檢驗之外，在規劃得宜的項目工作流中，還能利用架構設計時的探索環境，作為系統檢驗所需的輸入激勵（stimulus）與輸出設備，拓展為虛實共存的系統檢驗環境。
通過 S2C 提供的現成的、可擴展且靈活的 FPGA 原型系統有效的解決了上述挑戰中提及的問題。我們的技術是目前市場上性能最高的 FPGA 技術，運行速度比仿真加速器還快。驗證環境可以快速的構建并通過 S2C 龐大的子板庫進行擴展。同時可靠的技術和一流的客戶支持將保障您專注于自己的工作。
借助下列 S2C 的解決方案，客戶可以更好的進行系統驗證：
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