產(chǎn)品服務(wù)
如今，半導(dǎo)體行業(yè)的持續(xù)增長(zhǎng)取決于提供更加復(fù)雜的芯片設(shè)計(jì)，并與專門的系統(tǒng)軟件共同驗(yàn)證。在本書中，我們首先探索設(shè)計(jì)驗(yàn)證技術(shù)的演變，然后說明不同設(shè)計(jì)階段的 FPGA 原型設(shè)計(jì)。 本書還包括原型解決方案，以提供有效的資源共享和管理。
在本書中， 我們揭示了基于 FPGA 的原型系統(tǒng)和三個(gè)主要系統(tǒng)供應(yīng)商 - S2C、Cadence 和 Synopsys。首先，我們看到相互驗(yàn)證結(jié)合芯片復(fù)雜度的需要（其中包含 FPGA 驗(yàn)證），以及使用 ASIC 設(shè)計(jì)所帶來的好處。 本書還包括一份實(shí)用的技術(shù)指南，有效的幫助指導(dǎo) FPGA 原型系統(tǒng)流程的實(shí)踐和技術(shù)。 我們將通過 S2C CTO 陳睦仁先生的卓越遠(yuǎn)見一窺 FPGA 原型的未來。
在芯片設(shè)計(jì)驗(yàn)證中，我們常常面臨一些外設(shè)連接問題：速度不匹配，或者硬件不支持。例如運(yùn)行在硬件仿真器或 FPGA原型平臺(tái)上的設(shè)計(jì)，其時(shí)鐘頻率通常只有幾十MHz，甚至低至1MHz以下；而真實(shí)世界中的外設(shè)與協(xié)議（如 PCIe、高速以太網(wǎng)等）運(yùn)行在幾百兆以上。如此巨大的速度鴻溝，使得將它們直接相連幾乎不可行。 針對(duì)速度不匹配，核心解決方案是引入降速橋（Speed Adaptor）。它是專門用于原型驗(yàn)證（Prototyping）或 仿真（Emulation）環(huán)境中的一類硬件適配器，作用是把運(yùn)行速度和接口特性差異很大的系統(tǒng)連接起來，能夠在 接近真實(shí)系統(tǒng)的條件下進(jìn)行驗(yàn)證。而針對(duì)硬件不支持的場(chǎng)景，則需要借助模型和接口來模擬真實(shí)設(shè)備的功能與協(xié)議。
RISC-V架構(gòu)以其開放性和高度可定制的特性，正在重塑處理器設(shè)計(jì)格局。然而，這種靈活性也帶來了顯著的驗(yàn)證挑戰(zhàn)，使其驗(yàn)證復(fù)雜度遠(yuǎn)超傳統(tǒng)固定架構(gòu)處理器。 RISC-V的驗(yàn)證難點(diǎn)主要體現(xiàn)在四個(gè)方面：首先，微架構(gòu)靈活性極大增加了驗(yàn)證復(fù)雜性。不同的內(nèi)存層次設(shè)計(jì)、流水線結(jié)構(gòu)以及功耗時(shí)序約束，使得驗(yàn)證空間呈指數(shù)級(jí)擴(kuò)張。其次，自定義指令集顯著擴(kuò)大了驗(yàn)證范圍。每條新增指令都需要在各種操作條件下進(jìn)行全面驗(yàn)證，大幅增加驗(yàn)證工作量。 第三，模塊化ISA帶來了兼容性挑戰(zhàn)。針對(duì)特定擴(kuò)展集編譯的程序可能無法在不支持相關(guān)擴(kuò)展的處理器上運(yùn)行， 這對(duì)互操作性驗(yàn)證提出了更高要求。最后，缺乏統(tǒng)一參考模型導(dǎo)致實(shí)現(xiàn)不一致性問題，不同團(tuán)隊(duì)對(duì)規(guī)范的理解差異可能產(chǎn)生不同的實(shí)現(xiàn)行為。 綜上所述，RISC-V驗(yàn)證面臨規(guī)模、范圍和一致性的多重挑戰(zhàn)，傳統(tǒng)驗(yàn)證方法已難以勝任。迫切需要更先進(jìn)的驗(yàn)證方法學(xué)與平臺(tái)，這也正是本白皮書后續(xù)將要深入探討的重點(diǎn)。
芯片設(shè)計(jì)公司長(zhǎng)期面臨雙重挑戰(zhàn)：既要研發(fā)高性能芯片方案，又得縮短周期搶先推新。當(dāng)下，系統(tǒng)與軟件的復(fù)雜度與日俱增，傳統(tǒng)軟件開發(fā)方法在當(dāng)下復(fù)雜形勢(shì)中弊端漸顯，如介入時(shí)間靠后增加了開發(fā)周期，難滿足行業(yè)發(fā)展，革新勢(shì)在必行。“Shift Left”——左移開發(fā)理念雖并非新興概念，但其在當(dāng)下愈發(fā)凸顯出重要價(jià)值。其核心在于盡早進(jìn)入軟件開發(fā)環(huán)節(jié)，利用虛擬平臺(tái)等與硬件設(shè)計(jì)并發(fā)進(jìn)行早期軟件開發(fā)，也可利用軟件將驗(yàn)證和測(cè)試工作提前至設(shè)計(jì)初期。畢竟，設(shè)計(jì)初期發(fā)現(xiàn)并解決問題，成本和時(shí)間投入遠(yuǎn)低于項(xiàng)目后期。借助左移開發(fā)，芯片設(shè)計(jì)公司能更主動(dòng)地把控質(zhì)量，降低潛在風(fēng)險(xiǎn)及問題定位成本，提升整體開發(fā)效率，從而縮短芯片開發(fā)周期。
在左移開發(fā)理念的推動(dòng)下，虛擬原型技術(shù)嶄露頭角，為芯片設(shè)計(jì)和其配套軟件的開發(fā)帶來了全新的思路和方法。虛擬原型中的虛擬平臺(tái)提供全系統(tǒng)仿真能力，能夠在硬件還不具備的情況下提前進(jìn)行軟件開發(fā)。且基于虛擬原型開發(fā)的軟件可在項(xiàng)目開發(fā)的后續(xù)階段直接運(yùn)行在對(duì)應(yīng)的芯片上，這將大大提高項(xiàng)目的開發(fā)效率。且虛擬原型與傳統(tǒng)物理原型相比，虛擬平臺(tái)在可擴(kuò)展性、易用性、調(diào)試手段等方面有先天優(yōu)勢(shì)。如物理原型，需要高昂的FPGA、子卡等硬件成本，而且在構(gòu)建驗(yàn)證環(huán)境時(shí)耗時(shí)費(fèi)力。而虛擬平臺(tái)則可以輕松地根據(jù)設(shè)計(jì)需求進(jìn)行靈活調(diào)整和擴(kuò)展，為開發(fā)人員提供了更大的自由度和便利性。
但物理原型上運(yùn)行的是真實(shí)的芯片IP設(shè)計(jì)，在驗(yàn)證精準(zhǔn)度、IP復(fù)用等方面有虛擬原型不可比擬的優(yōu)勢(shì)。虛擬原型考慮到仿真速度等原因，一般在事務(wù)級(jí)進(jìn)行建模從而忽略了設(shè)計(jì)的細(xì)節(jié)。物理原型仿真的是真實(shí)芯片設(shè)計(jì)，能夠精確仿真芯片的運(yùn)行細(xì)節(jié)。同時(shí)，對(duì)于已有IP也可以直接集成到物理原型中，不需要再投入人力對(duì)其重新進(jìn)行建模。
混合仿真解決方案將結(jié)合虛擬原型仿真速度、左移開發(fā)與物理原型在精確度上的優(yōu)勢(shì)帶來更高效的驗(yàn)證方案。
隨著AI、HPC及超大規(guī)模芯片設(shè)計(jì)需求呈指數(shù)級(jí)增長(zhǎng)原型驗(yàn)證平臺(tái)已成為芯片設(shè)計(jì)流程中驗(yàn)證復(fù)雜架構(gòu)、縮短迭 代周期的核心工具。然而，傳統(tǒng)原型驗(yàn)證系統(tǒng)受限于單芯片容量（通常<5000萬門）、多芯片分割效率及系統(tǒng)級(jí) 聯(lián)能力，難以支撐上億門級(jí)以上設(shè)計(jì)的全場(chǎng)景驗(yàn)證需求。
為應(yīng)對(duì)這一挑戰(zhàn)，行業(yè)亟需兼具超大規(guī)模容量、高效分割算法與跨芯片級(jí)聯(lián)能力的下一代原型驗(yàn)證。AMD Versal? Premium VP1902自適應(yīng)SoC憑借單核等效1億門容量，成為構(gòu)建高性能仿真與原型驗(yàn)證系統(tǒng)的理想硬件底座。思爾芯芯神瞳邏輯系統(tǒng)S8-100通過搭載AMD VP1902，并配套自主研發(fā)的智能分割工具鏈，顯著提升 超大規(guī)模設(shè)計(jì)的原型驗(yàn)證效率。本文以芯神瞳邏輯系統(tǒng)S8-100與芯神瞳邏輯矩陣LX2（采用VU19P）在多芯片級(jí) 聯(lián)場(chǎng)景下的性能數(shù)據(jù)對(duì)比，揭示S8-100在容量、速度的顯著優(yōu)勢(shì)。
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